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AD5680
TIMING CHARACTERISTICS
All input signals are specified with tr = tf = 1 ns/V (10% to 90% of V
DD
) and timed from a voltage level of (V
IL
+ V
IH
)/2. See Figure 2.
V
DD
= 4.5 V to 5.5 V; all specifications T
MIN
to T
MAX
, unless otherwise noted.
Table 2.
Limit at T
MIN
, T
MAX
Parameter
V
DD
= 4.5 V to 5.5 V
Unit
t
11
33
ns min
t
2
13
ns min
t
3
13
ns min
t
4
13
ns min
t
5
5
ns min
t
6
4.5
ns min
t
7
0
ns min
t
8
33
ns min
t
9
13
ns min
t
10
0
ns min
1
Maximum SCLK frequency is 30 MHz at V
DD
= 4.5 V to 5.5 V.
Rev. 0 | Page 4 of 20
Conditions/Comments
SCLK cycle time
SCLK high time
SCLK low time
SYNC to SCLK falling edge setup time
Data setup time
Data hold time
SCLK falling edge to SYNC rising edge
Minimum SYNC high time
SYNC rising edge to SCLK fall ignore
SCLK falling edge to SYNC fall ignore
DIN
SYNC
SCLK
DB23
DB0
t
9
t
10
t
4
t
3
t
2
t
7
t
6
t
5
t
1
t
8
0
Figure 2. Serial Write Operation
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